本申请要求3月17日提交的名称为“TIME-TO-DIGITAL CONVERTER(时间至数字转换器)”的美国专利申请序列第15/462,732号的优先权，该申请通过引用整体结合于此。
背景
随着器件或晶体管长度的缩小，改善传统的基于闪存的模数转换器(ADC)的电压分辨率变得越来越困难。替代地，基于时间的ADC由于栅极延迟的改善导致更好的时间分辨率而变得流行。但是，这种ADC的转换延迟对于高带宽数字低压差(LDO)调节器或其他需要快速响应时间的应用来说还不够好。
附图说明
从下面所给出的详细描述并从本披露的各实施例的附图将更加全面地理解本披露的实施例，然而这不应该被用来将本披露限制为所述特定实施例，而仅用于解释和理解。
图1展示了根据本公开的一些实施例的数字控制低压差(LDO)调节器，其具有基于振荡器的包括时间数字转换器(TDC)的模数转换器(ADC)。
图2展示了根据本公开的一些实施例的图1的LDO调节器的更详细版本。
图3展示了根据本公开的一些实施例的具有两个TDC的基于振荡器的ADC。
图4展示了根据本公开的一些实施例的用于基于振荡器的ADC的电压-电流(V2I)转换器。
图5展示了根据本公开的一些实施例的用于基于振荡器的ADC的受电流控制的振荡器。
图6展示了根据本公开的一些实施例的TDC延迟线和延迟线的对应延迟单元。
图7A至图7B展示了根据本公开的一些实施例的指示各种采样实例处的时钟的波形。
图8展示了根据本公开的一些实施例的用于数字LDO调节器的数字线性控制器。
图9展示了根据本公开的一些实施例的用于数字LDO调节器的非线性控制逻辑架构。
图10展示了根据本公开的一些实施例的TDC后处理逻辑电路。
图11展示了根据本发明的一些实施例的TDC后处理逻辑电路中用于确定输入到TDC的时钟边沿的开始指针和结束指针的电路。
图12A至图12D展示了根据本公开的一些实施例的数字LDO调节器的性能。
图13展示了根据本公开的一些实施例的数字LDO调节器的布局平面布置图(floorplan)。
图14展示了根据本公开的一些实施例的示出图1的LDO相对于现有技术LDO的性能的表格。
图15根据一些实施例展示了具有TDC的智能设备或计算机系统或SoC(片上系统)。
具体实施方式
现代多核CPU(中央处理单元)希望启用每处理核动态电压频率缩放(DVFS)以提高能效。然而，现代手持设备(例如，智能电话)通过合并片上系统(SoC)上的供给轨来寻求成本优化。如果CPU中的其他逻辑块需要更高的电源电压以获得更高的性能，则由共享供给轨供电的CPU核将会浪费能源。为了提高能效，具有自主DVFS的全集成数字控制电压调节器(VR)提供了一种成本有效的解决方案，因为数字电路可以在低于1V的电源电压下更好地运行，并且易于跨过程技术节点进行迁移。
仍然使用ADC来将电压误差转换成数字代码以馈送到数字控制器。随着每个技术节点的门延迟减少，基于时间的ADC显示出改善的分辨率。这些基于时间的ADC是传统闪存ADC的面积高效(area-efficient)替代方案。一些实施例描述了一种受数字控制的VR，该VR使用基于高速中频振荡器的ADC和新颖的非线性控制逻辑实现快速瞬态响应，并且支持宽的压差范围，以确保产品寿命期间的可靠性，以及对于高负载应用，具有更大的宽负载电流范围(例如，大于22x)。
基于时间的ADC是面积有效的，并且在受数字控制的闭环系统(诸如数字LDO的闭环系统)中找到它们的用途，以将模拟误差电压转换成数字误差代码以馈送到数字控制器。数字LDO使用高带宽来进行快速瞬态响应，以满足现代负载(例如，计算系统)的性能要求。
高带宽数字LDO使用控制器采样频率，例如以100的MHz(兆赫兹)，以减轻电压下垂。对于LDO的稳定闭环响应，由模拟至数字转换引起的环路延迟应保持较低。如果LDO的闭环响应很慢，则LDO可能无法动态响应输出节点上的大di/dt事件。大的di/dt事件导致电压下垂，这是由LDO或输出电源节点上的任何调节器提供的输出电压的显著降低。此类电压下垂可能导致在该电源上操作的逻辑发生故障。如果避免ADC饱和，则可以快速平滑地从下垂事件中恢复输出。
传统的基于环形振荡器的ADC具有大的转换延迟，因为与它们相关联的TDC逻辑在采样时钟周期内使用振荡器频率的平均。传统的基于计数器的TDC使用振荡器的多个相位来获得更高的分辨率。但是，多个相位会增加环形振荡器设计的负担。
各种实施例描述了基于振荡器的ADC，该基于振荡器的ADC相对于传统的闪存ADC是面积有效的。在一些实施例中，提供了一种设备，该设备包括时间至数字转换器(TDC)，与现有技术相比，该时间至数字转换器(TDC)显著地减少了基于振荡器的ADC的转换延迟。各种实施例的设备将时域时钟周期转换为具有比现有技术更高分辨率和更少延迟的数字代码。各种实施例的TDC设备在单相上工作并且避免平均频率转换，而是查看最新的时钟周期信息。
在LDO中，由于在电源电压下垂事件期间误差正在改变，所以振荡器时钟频率也在不断变化，并且希望从经采样的数据模式中提取最新的误差信息。这有助于更快地检测下垂事件并用于更快地发起必要的校正。一些实施例描述了基于延迟线的TDC，该基于延迟线的TDC使用最新的时钟周期时段将时域信号转换为数字二进制码。这样，各种实施例的TDC确保从电压误差输入到ADC输出的最小可能延迟。在一些实施例中，提供TDC后处理逻辑，该TDC后处理逻辑对延迟线的经采样的数据模式的长度(例如，000011110001111....11或类似)从最近的0→1或1→0转变到先前的类似转变进行计数，以确保最近的时钟周期用于将输入转变为数字代码。根据一些实施例，最近的转变取决于采样实例处的延迟线的输入处的振荡器时钟相位。
在一些实施例中，该设备并行地提取0→1和1→0转变的增量(或差值)计数，并基于最新的边沿信息选择最终计数。各种实施例的设备能够生成具有非常小的组合延迟的数字误差代码，并且因此使得ADC高速分离而不是高分辨率和面积有效。虽然各种实施例描述了用于LDO的TDC，但TDC的其他用途也是可能的。例如，各种实施例的TDC可以用在锁相环(PLL)、ADC、或任何反馈系统中。
在下列描述中，讨论了众多细节，以提供对本公开的实施例的更全面的解释。然而，将对本领域的技术人员显而易见的是，可以在没有这些特定细节的情况下实施本公开的实施例。在其他实例中，以框图形式，而不是详细地示出公知的结构和设备，以避免使本公开的实施例变得模糊。
注意，在实施例的对应附图中，信号用线来表示。一些线可以较粗，以指示更多成份信号路径，和/或在一个或多个末端处具有箭头，以指示主要信息流动方向。此类指示不旨在是限制性的。相反，线可以结合一个或多个示例性实施例使用，以促进对电路或逻辑单元的更加容易的理解。如由设计需要或偏好所规定，任何所表示的信号都可实际包括可在任何一个方向上行进的一个或多个信号，并可利用任何合适类型的信号方案来实现。
在整个说明书中，以及在权利要求书中，术语“连接(connected)”指已连接的物体之间的直接连接(比如，电、机械、或磁性连接)，不存在任何中介设备。术语“耦合(coupled)”指直接或间接连接，例如已连接的物体之间的直接电、机械、或磁性连接，或者通过一个或多个无源或有源中介设备的间接连接。术语“电路(circuit)”或“模块(module)”可以指被安排用于彼此合作以提供期望功能的一个或多个无源和/或有源组件。术语“信号(signal)”可以指至少一个电流信号、电压信号、磁信号、或数据/时钟信号。“一个(a)”、“一种(an)”以及“所述(the)”的意义包括复数引用。“在……中”(“in”)的意思包括“在……中”(“in”)和“在……上”(“on”)。
术语“缩放(scaling)”通常指代将设计(原理图和布局)从一种处理技术转换到另一种处理技术，并且随后减少布局区域。术语“缩放(scaling)”一般还指在同一技术节点内缩小布局和设备的尺寸。术语“缩放(scaling)”还可指信号频率相对于另一参数(例如，功率供给水平)的调整(例如，减速或加速，即分别为缩小或放大)。术语“基本上”、“接近”、“近似”、“附近”以及“大约”一般指位于目标值的+/-10％内。
除非以其他方式指定，否则使用序数词“第一”、“第二”和“第三”等来描述常见的对象仅指示相同对象的不同的实例正在被引用，而不旨在暗示如此所描述的对象必须按给定的序列，无论是时域上、空间上、排名上或是任何其他方式的序列。
对于本公开的目的，短语“A和/或B”和“A或B”的意思是(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”意指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。在说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“上”、“下”等(如果有的话)用于描述的目的，且不一定用于描述永久的相对位置。
图1展示了根据本公开的一些实施例的具有基于振荡器的ADC的数字控制LDO调节器100(下文中称为LDO)，该ADC包括TDC。
在一些实施例中，LDO 100包括基于振荡器的ADC 101、具有线性控制的数字滤波器102、用于提供非线性快速控制的逻辑103、多路复用器104、功率门105、用于提供输入电源V输入(VIN)的输入电源线(或节点)V输入、反馈分压器106，负载电容器C负载(Cload)、和用于提供输出电压V输出(Vout)的输出电源线V输出。在此，对节点名称和信号名称的引用被可互换地使用。例如，“Vout(V输出)”可以指输出电压或节点，其根据句子的上下文提供该电压。LDO 100的输出是提供给负载107(例如，处理器、处理器核、高速缓存、图形逻辑、或任何其他逻辑块)的调节电压V输出(Vout)。
LDO 100是基于振荡器的ADC的应用，该基于振荡器的ADC允许LDO 100满足通用处理器类型负载的高带宽规范。例如，基于振荡器的ADC可以提供具有+/-150mV(毫伏)误差输入范围的至少6位分辨率的高速模数转换，以避免ADC饱和，从而改善LDO控制器响应。在各种实施例中，ADC转换延迟被最小化以用于减少环路延迟并且用于使用框101的TDC来在负载瞬变期间实现更快的下垂检测。
在一些实施例中，基于振荡器的ADC 101接收采样时钟(例如，400MHz)，参考电压VREF、和反馈电压VFB。在一些实施例中，VFB与输出电压V输出(Vout)相同。在一些实施例中，VFB是V输出的分开形式。例如，反馈分频器106接收V输出并向下划分V输出以生成VFB。提供VREF和VFB之间的差异作为误差代码(error_code)，然后将其提供给数字滤波器102和逻辑103。在一些实施例中，数字滤波器102补偿环路的稳定性并通过应用线性控制在稳态中提供接近零的误差。数字滤波器102的输出是线性_代码(Linear_code)，其被输入到多路复用器104。在一些实施例中，误差代码(error_code)也由逻辑103处理，逻辑103将非线性快速控制应用于误差代码(error_code)。逻辑103的输出是非线性_代码(Nonlinear_code)。
在一些实施例中，多路复用器104是数字多路复用器，该数字多路复用器可操作用于根据选择信号NL_模式_sel(NL_mode_sel)(非线性或线性模式选择信号)选择线性_模式(Linear_code)或非线性_模式(Nonlinear_code)中的一个。在一些实施例中，NL_模式_sel由非线性逻辑模块在检测到电源电压下垂事件时生成，该电源电压下降事件触发非线性输入并且NL_模式_sel变高。在一些实施例中，多路复用器104的输出是FET_控制(FET_control)代码，其用于打开/关闭一个或多个功率门105(例如，在功率-FET(POWER-FET)组阵列中)。功率门是在此表示为p型晶体管MP的晶体管。功率门也可以是n型晶体管或p型晶体管和n型晶体管的组合。功率门105的输出是V输出(Vout)，该V输出被直接地提供作为VFB或被反馈分频器106分频。输出电源电压看到负载电容器C负载(Cload)，该负载电容器可以以任何形式存在并且在整个负载上该值可以基于管芯上可用的区域是优选地的(例如，基于晶体管、金属网、晶体管和金属网的组合等)。经调节的输出电压被提供给负载107。
图2展示了根据本公开的一些实施例的图1的LDO 100的更详细的设备200。应指出的是，图2的具有与任何其他图的元件相同的附图标号(或名称)的那些元件可以采用与所描述的方式类似的任何方式操作或运行，但不限于这样的方式。设备200描述了被指示为分频器201的反馈分频器106的一种可能的实现。这里，分频器201包括多路复用器201a和具有电阻器R1、R2和R3的电阻器分压器网络，其中电阻器R1耦合到节点V输出(Vout)。可以使用任何数量的电阻器来形成电阻器分压器网络。电阻器可以实现为在线性晶体管操作区域或其他技术特定设备(例如，多晶硅线路)中操作的晶体管。根据一些实施例，多路复用器201a可用于选择经分频的电压之一作为基于振荡器的ADC 101的VFB。
在一些实施例中，输出电压V输出(Vout)作为未分频的电压(例如，在0.5V至0.75V输出范围内)反馈，并且将其进行分频(例如，通过0.75V至1.1V范围内的2/3比率)以便将VFB限制在ADC的共模范围内(例如，在0.5V至0.75V范围内)来确保高性能。
在一些实施例中，带隙参考电压到达电阻器数模转换器(R-DAC)(诸如7位R-DAC)以生成对应于期望的输出电压的VREF。在一些实施例中，在采样时钟Fclk(例如，400MHz)的两个边沿处使用基于振荡器的ADC 101将误差电压(例如，VFB-VREF)转换为数字误差代码(error_code)。该误差代码被馈送到数字滤波器102(也称为DLC)以用于环路补偿以及被馈送到非线性数字控制逻辑103以用于在负载瞬变期间进行下垂减少和快速恢复。因此，对具有良好分辨率和范围的电压误差的快速模数转换可以改善电压调节过程的性能。在一些实施例中，来自多路复用器104(例如，10位二进制代码)的最终控制器输出FET_控制(FET_control)代码控制二进制加权功率门阵列105的开启/关闭操作，以维持来自调节器的所需输出电压。
在一些实施例中，使用堆叠的p型晶体管来实现功率门阵列105。例如，p型晶体管MP111与MP221堆叠、...以及MP11n与MP22n堆叠，其中“n”是数字。在一些实施例中，这些堆叠的晶体管在某一水平的压差处(例如，大于100mV的压差)时表现为恒定电流源，以通过在压差增加时限制阵列中每支路的电流来确保整个寿命期间的可靠性。
在一些实施例中，提供包括比较器或放大器202、电流源(Iref)203、和具有晶体管MP1和晶体管MP2的偏置网络204的其他的设备，以生成V偏置(偏置电压)。在一些实施例中，复制环路为顶部p型晶体管生成V偏置(Vbias)，以维持由复制分支中的电流Iref设置的每支路几乎恒定的电流。在某些电压压差(例如，小于100mV)时，阵列200中的p型堆叠晶体管表现为电阻器完全导通，因为V偏置(Vbias)下降到接地并且每支路的电流(例如，包括MP111和MP221的堆叠)在安全范围内。在一些实施例中，堆叠中的底部p-FET(例如，MP221)是由FET_控制(FET_control)代码数字控制的开/关开关，该FET_控制代码基于阵列105中接通的多个支路来提供负载106所需的电流。
图3展示了根据本公开的一些实施例的具有两个TDC304、305的基于振荡器的ADC300。应指出的是，图3的具有与任何其他图的元件相同的附图标号(或名称)的那些元件可以采用与所描述的方式类似的任何方式操作或运行，但不限于这样的方式。
在一些实施例中，基于振荡器的ADC 300/101包括电压至电流(V2I)转换器301、电流数模转换器(iDAC)301a、第一受电流控制的振荡器302、第二受电流控制的振荡器303、第一TDC(TDC1)304、第二TDC(TDC2)305、模数误差计算器(ADC ERROR CALC)306，以及如图所示的耦合在一起的偏移/增益校准电路307。
在一些实施例中，差分误差电压(VREF-VFB)由V2I转换器301转换为差分电流，并且该差分电流(例如，Ifb-Iref)被馈送到单端振荡器302和单端振荡器303。这里，差分电流是对应于VREF的参考电流Iref，以及对应于VFB的反馈电流Ifb。在一些实施例中，两个振荡器302和振荡器303的频率基于单调线性方式的差分电压误差而漂移。在一些实施例中，振荡器单相时钟输出(1-ph时钟)被馈送到TDC以将最新时钟周期转换为数字二进制代码。例如，受电流控制的振荡器302的输出1-ph时钟被馈送到TDC1 304，并且受电流控制的振荡器303的输出1-ph时钟被馈送到TDC1 305。然后将来自两个TDC 304和TDC 305的TDC计数中的增量(例如，TDC1_计数(TDC1_Count)和TDC2_计数(TDC2_Count)的差值)馈送到ADC误差CALC(ADC ERROR CALC)并用于获得最终的数字误差代码“误差_代码(error_code)”。
在一些实施例中，基于振荡器的ADC 300由偏移/增益校准电路307通过将输入(VREF和VFB)短接到V2I转换器301并且使用V2I转换器301内的I-DAC 301a(电流DAC)调节V2I电流支路来初始地校准为零点偏移(例如，在通电期间或在校准模式期间)。在一些实施例中，使用并联运行的两个振荡器302和振荡器303以及两个TDC 304和TDC 305消除了温度变化对振荡器频率的影响。使两个振荡器302和振荡器303以及两个TDC 304和TDC305并联运行的另一技术效果在于频率可能不随V2I转换器301的共模范围内的共模而变化，因此允许基于振荡器的ADC 300在宽的输入电压范围应用内使用。
图4示出根据本公开的一些实施例的用于基于振荡器的ADC的V2I转换器400。应指出的是，图4的具有与任何其他图的元件相同的附图标号(或名称)的那些元件可以采用与所描述的方式类似的任何方式操作或运行，但不限于这样的方式。
在一些实施例中，V2I转换器400包括p型晶体管MP1、MP2、MP3、MP4、MP5、MP6、MP7和MP8，其中MP5和MP7是iDAC 401/301a的部分；n型晶体管MN1、MN2、MN3、MN4、MN5、MN6、MN7和MN8；用于偏置的n型晶体管MNb1、MNb2、MNb3和MNb4；如图所示，偏置电流源402和V2I可变电阻器403耦合在一起。输入电压VREF和输入电压VFB是由n型晶体管MN1和n型晶体管MN2接收，并分别被转换为相应的电流Iref和电流Ifb。
在一些实施例中，在校准模式期间，输入VREF和输入VFB被连接在一起，并且V2I转换器400/301的偏移被校准。在一些实施例中，通过调节p型晶体管MP5和p型晶体管MP7的电流驱动强度，将V2I转换器400/301的偏移调整或消除为零。在一些实施例中，通过偏移/增益校准电路307调整p型晶体管MP5和p型晶体管MP7的电流驱动强度。在一些实施例中，V2I转换器400/301的增益在期望的范围内几乎是线性的并且可通过修整(trimming)V2I电阻器403而被调整以获得所需的ADC分辨率和范围。
图5展示了根据本公开的一些实施例的用于基于振荡器的ADC的受电流控制的振荡器500。应指出的是，图5的具有与任何其他图的元件相同的附图标号(或名称)的那些元件可以采用与所描述的方式类似的任何方式操作或运行，但不限于这样的方式。
在一些实施例中，受电流控制的振荡器500包括接收来自V2I转换器400/301的电流输入(例如，Iref或Ivb之一)的偏置电流源501、形成振荡器502的五个延迟单元、p型偏置晶体管MPbb2、n型偏置晶体管MPbb3、p型电容器Cp、以及如图所示的耦合在一起的n型电容器Cn。在一些实施例中，形成振荡器502的五个延迟单元包括p型器件MPo1、MPo2、MPo3、MPo4、MPo5、MPo6、MPo7、MPo8、MPo9、和MPo10；和如图所示耦合在一起的n型器件MNo1、MNo2、MNo3、MNo4、MNo5、MNo6、MNo7、MNo8、MNo9、和MNo10。这里，延迟单元包括反相级。
例如，第一延迟单元包括晶体管MPo1、晶体管MPo2、晶体管MNo1、和晶体管MNo2。延迟单元由节点no1、节点no2、节点no3、节点no4、和节点no5耦合在一起。尽管受电流控制的振荡器500被描述为具有五个延迟单元，但是可以根据期望的振荡频率使用任何数量的延迟单元。在一些实施例中，n偏置(nbias)电压偏置和p偏置(pbias)电压使电流饥饿型振荡器(current starved oscillator)延迟单元偏置。例如，n偏置(nbias)控制晶体管MNo2、MNo4、MNo6、MNo8、和MNo10的吸收电流，而p偏置(pbias)控制晶体管MPo1、MPo3、MPo5、MPo7、和MPo9的源电流。
图6展示了根据本公开的一些实施例的TDC延迟线600(例如，304和305)以及延迟线的对应延迟单元。应指出的是，图6的具有与任何其他图的元件相同的附图标号(或名称)的那些元件可以采用与所描述的方式类似的任何方式操作或运行，但不限于这样的方式。
在该示例中，TDC延迟线600是64位延迟线(例如，延迟单元601、602等)。然而，实施例不限于64位延迟线。可以根据ADC 300的期望范围来设置延迟线的长度。这里，输入ICO_CLK是由延迟单元的CLK_IN输入接收的振荡器(302和303)中的一者的输出。这里示出了延迟单元(例如，延迟单元602)的一种实现，该实现包括时钟缓冲器602a、采样时钟(Fclk)反相器602b、以及如图所示耦合在一起的采样器603b和采样器604b。例如，采样器可以是d-触发器。在一些实施例中，每个延迟单元提供差分输出—延迟线_数据_p(dlyline_data_p)和延迟线_数据_n(dlyline_data_n)。本领域技术人员将理解，延迟线600可以是差分的或单端的。
在一些实施例中，来自每个振荡器(例如，302和303)的时域单相时钟信号(例如，ICO_CLK)通过该高分辨率延迟线600(例如，具有12ps(皮秒))至18ps每级延迟)。在一些实施例中，在采样时钟Fclk的两个时钟边沿(例如，400MHz)对延迟线600中的每个缓冲级输出进行采样，以更频繁地获取延迟线600的时间戳(例如，每1.25ns(纳秒))。在一些实施例中，选择延迟线600的总长度以覆盖大于输入时钟的最大时钟周期(例如，1.5倍的最大时钟周期)，以确保在采样数据模式中捕获至少一个完整的时钟周期。然而，根据一些实施例，基于最大振荡器时钟频率，在数据模式中可以存在多于一个时钟周期信息。
在一些实施例中，对经采样的数据进行如图10至图11所示的冒泡校正(bubble-corrected)以获得具有其长度随时钟周期而变化的重复0的和1的流(例如，000011110001111….11或类似的)。然后将其馈送到数字后处理逻辑或电路以从数据模式中提取最新的时钟周期信息。在各种实施例中，后处理逻辑或电路是具有非常小的等待时间的组合逻辑。在一些实施例中，后处理逻辑或电路对数据模式的长度从最近的0→1或1→0转换到先前的如图7所示的类似转换进行计数，以确保最新的时钟周期信息用于转换成为数字代码。
图7A至图7B分别展示了根据本公开的一些实施例的分别在各种采样实例(例如，虚线垂直线)处指示时钟701和时钟721的波形700和波形720。浅阴影虚线是各种采样点(例如，通过Fclk采样数据)，并且暗虚线是指示最新边沿转变的采样点。对于曲线700，暗虚线702指示最新下降转变的采样点，该最新下降转变用于确定数据的时间段Tp(这里是时钟)。对于曲线720，暗虚线722指示最新上升转变的采样点，该最新上升转变用于确定数据的时间段Tp(这里是时钟)。
作为示例，冒泡校正之后的64位经采样输出看起来像0001111100000111...11，其中最新边沿是上升转变0→1，或者如1110000011111000...00，其中最新边沿是下降转变1→0。在一些实施例中，后处理组合逻辑计算最近转换到先前类似转换的位置的增量(或差异)，如两个场景的下划线所示。根据一些实施例，振荡器频率的任何变化反映了数据模式中0的重复的或1的重复的数量的变化。因此，各种实施例的TDC最接近于根据数字代码来提取振荡器的瞬时频率。
图8展示了根据本公开的一些实施例的用于数字LDO调节器的数字线性控制器(DLC)800。应指出的是，图8的具有与任何其他图的元件相同的附图标号(或名称)的那些元件可以采用与所描述的方式类似的任何方式操作或运行，但不限于这样的方式。在一些实施例中，DLC 800包括延迟级803、806、809、812、和814；求和节点802、805、808和811；以及滤波器系数a0801、a1 804、a2 807、b1 810、和b2 813。DLC 800的输入是“误差_代码_p(error_code_p)”，并且输出是“线性代码”。
在一些实施例中，DLC 800是类型-2数字补偿器，该类型-2数字补偿器在每个正时钟边沿上获取ADC误差代码并且在每个周期中给出线性代码。在一些实施例中，与仅使用积分器相比，DLC 800增加了积分器以去除静态偏移误差和极点-零点对，以确保在宽负载电流和输出电压范围内的环路稳定性和期望的带宽。在一些实施例中，滤波器的系数是可编程的，这使得设计可跨不同规范重新配置。
在快速负载瞬变期间，DLC 800响应可能不够快速以将下垂限制在合理限制内。可替代地，图9中所示的快速非线性(NL)控制逻辑103用于快速检测下垂事件并采取校正动作以限制输出处的下垂并发起平稳且快速的恢复。
图9展示了根据本公开的一些实施例的用于数字LDO调节器的非线性(NL)控制逻辑900(例如，103)架构。应指出的是，图9的具有与任何其他图的元件相同的附图标号(或名称)的那些元件可以采用与所描述的方式类似的任何方式操作或运行，但不限于这样的方式。
非线性控制逻辑900包括：增益级901和增益级910、求和节点或加法器902、加法器906和加法器911；饱和(sat)块903、饱和块907和饱和块912；触发器904和触发器908；误差阈值检测器909；以及如图所示耦合在一起的多路复用器905和多路复用器913。在一些实施例中，饱和块903、饱和块907和饱和块912将代码限制在最小到最大范围内并避免溢出。
在一些实施例中，一旦ADC误差_代码(例如，误差_代码_p和误差_代码_n)在任一时钟边沿上超过预定义的进入阈值，则控制器就自主地进入非线性模式。例如，“nl_模式_en”信号变为高(HIGH)并且控制器输出切换到预先计算的代码，该预先计算的代码是对前一循环“线性_代码”的固定可调值的加或减，并且通过检测下垂或过冲来适当地选择。这里，NL_输出(与非线性代码相同)＝dlc_输出_prev+/-K1*(nl_进入_thres+偏移)，其中，K1901是2的幂的乘法器因子，用于实现为移位器，“nl_进入_thres”是NL进入的误差代码阈值(例如，通常为+/-4)，并且“偏移”是用于补偿环路中的时间延迟的可调整值，并且还基于目标“V输出”进行调整，其中关于负载的最大负载电流与输出电压的先验信息。在应用非线性校正的第一周期之后，使用正边沿上的动态误差代码在每个周期计算“NL_输出”。在一些实施例中，“NL_输出”代码每个周期递增/递减K2*误差_代码_p，直到误差_代码超过NL退出阈值。在一些实施例中，K2 910是远小于K1 901的乘法器因子，以便应用精细步骤并避免在恢复时的任何过冲。“NL_输出”代码被写回线性控制器，以确保在DLC 800稳定到新的“线性_代码”代码之前在NL出口处的模式之间平滑切换，以在稳态下维持零误差。
图10示出了根据本公开的一些实施例的TDC后处理逻辑电路1000(例如，304和305的一部分)。应指出的是，图10的具有与任何其他图的元件相同的附图标号(或名称)的那些元件可以采用与所描述的方式类似的任何方式操作或运行，但不限于这样的方式。
在一些实施例中，TDC后处理逻辑电路1000包括耦合到延迟线1000(与600相同)、反相器1003、边沿指针逻辑1004(例如，上升沿指针(Ptr)1004a和下降沿指针1004b)的多个采样器1002；用于确定上升开始Ptr(Rise Start Ptr)是小于还是大于下降开始Ptr(Fall Start Ptr)的逻辑1005；多路复用器1006(例如，1006a和1006b)和1008；逻辑1007，以及比较逻辑1009。TDC后处理逻辑电路1000的各个块在从延迟线1001开始并以比较逻辑1009结束的功能流程中示出。然而，该功能视图也可以用作实际电路架构的基础。
在一些实施例中，在逻辑操作之前，数据模式(例如，延迟单元的输出d0-d63)被反转(例如，d63-d0)，使得最近的转换数据从最高有效位(MSB)转移到最低有效位(LSB)以使逻辑更简单。用于反转数据模式的一种方法是将延迟线1001的LSB耦合到多个采样器1002中的MSB采样器。采样器由采样时钟Fclk计时。在一些实施例中，两个相同的后处理(PP)模块(TDC PP单元)1004a/b并行地对采样的反转数据模式(及其由反相器1003提供的反相)进行操作，以提取上升沿转变和下降沿转变两者的位置。在一些实施例中，经采样的数据在馈送到下降沿TDC PP单元1004b之前被反转，以便具有相同的逻辑电路，该两个逻辑电路都检测模块化的上升沿转变。
在一些实施例中，就二进制代码而言，上升沿TDC PP单元1004a给出最新0→1转变的位置作为上升开始指针(上升开始Ptr)和前一0→1转变的位置作为上升结束指针(上升结束Ptr)。在一些实施例中，下降沿TDC PP单元1004b给出1→0转变的类似信息，如“下降开始Ptr”和“下降结束Ptr”。当逻辑1005确定“上升开始Ptr”小于“下降开始Ptr”时，则多路复用器1006a和多路复用器1006b分别地选择上升开始指针和上升结束指针作为“最终开始Ptr”和“最终结束Prt”，以用于时钟周期估计，如果不是，则逻辑1005选择下降(Fall)指针作为“最终开始Ptr”和“最终结束Prt”。根据各种实施例，所选择的开始指针和结束指针的差异通过比较对应于数据模式中的最新时钟周期的逻辑1009来给出TDC二进制计数。
在一些实施例中，如果在数据模式中未检测到结束指针位置并且结束指针输出值为零，则结束指针饱和到最大代码。在一些实施例中，逻辑1007确定是否“最终结束Prt”等于零。如果“最终结束Prt”等于零，则提供最大计数(Max_cnt)作为多路复用器1008的输出，否则提供“最终结束Ptr”作为多路复用器1008的输出。延迟线被设计为足够长到足以避免这种情况，但饱和仍然是作为安全功能而完成的，因此即使振荡器频率在任何情况下(诸如PVT(过程、电压和温度)条件)较低，逻辑仍然有效。
图11展示了根据本公开的一些实施例的TDC后处理逻辑电路中用于确定输入到TDC的时钟边沿的开始指针和结束指针的电路1100。应指出的是，图11的具有与任何其他图的元件相同的附图标号(或名称)的那些元件可以采用与所描述的方式类似的任何方式操作或运行，但不限于这样的方式。
根据一些实施例，电路1100被示为功能流程，并且本领域技术人员可以进一步减少电路1100的逻辑以减少门计数。电路1100是多个组合逻辑，包括用于冒泡校正的逻辑1101，用于通过执行冒泡与(AND)操作确定前导转变的逻辑1102，具有2补码逻辑1103a和逻辑与(AND)1103b的逻辑1103，反相器1104，独热至二进制(one hot to binary)转换器1105，逻辑与(AND)1106，具有2补码逻辑1107a和逻辑与1107b的逻辑1107，以及独热至二进制转换器1108。
在一些实施例中，由逻辑1101进行冒泡校正之后的数据模式通过连续位上的逻辑1102进行冒泡与运算以提取上升沿转变的位置。例如，冒泡与输出为01...00000100000001000。在一些实施例中，该数据流中前两个1之间的间隔(从右侧)基于延迟线的时间分辨率来确定最新的振荡器时钟周期。然后，根据一些实施例，该方案使用逻辑1103a的2补码的属性来确定间隔并减少后处理的计算延迟。
在一些实施例中，由逻辑1101进行冒泡与操作之后的数据模式通过逻辑1103b对其2补码进行逻辑与操作，以在最新的0→1转变的位置处给出具有‘1’的独热码。然后，该独热码由转换器1105转换为二进制，并称为开始指针(例如，上升开始Ptr)。
通过使用现有的开始指针独热码来找到先前的0→1转变的位置(例如，结束指针)以获得中间数据模式。该中间数据通过由逻辑1107a对其2补码进行逻辑与操作，以在前一0→1转变的位置给出独热码‘1’。然后，该独热码由转换器1108转换为二进制，并称为结束指针。根据一些实施例，开始指针和结束指针被用于计算对应于最新振荡器时钟周期的每个TDC的最终二进制计数。
与先前的已知技术相比，各种实施例的TDC方案有助于实现基于时间的ADC的电压误差到数字误差代码的高速转换。随着设计转向具有较小通道长度的较新的技术，ADC分辨率可进一步改善，因为振荡器频率范围和时间分辨率都随着较小的栅极延迟而改善。根据各种实施例，TDC后处理逻辑1100延迟与来自延迟线的数据模式的长度无关。
图12A至图12D展示了根据本公开的一些实施例的数字LDO调节器的性能。图12A示出了说明振荡器时钟频率差相比于误差电压的曲线图1200。这里，x轴是以mV为单位的ADC输入电压误差(例如，TDC1_计数和TDC2_计数之间的差值)，而y轴是以GHz(千兆赫兹)为单位的振荡器频率差值(例如，振荡器302和振荡器303的输出的差值)。曲线图1200显示振荡器频率的增量随误差电压几乎线性变化。图12B示出了曲线图1220，其示出了在DLC操作的+/-50mV误差范围内的5mV/代码的ADC分辨率，并且当误差变大时分辨率改善。这有助于从大的下垂中更快地恢复，因为新型非线性控制技术恢复查看动态误差代码。图12C示出了曲线图1230，其示出了在不同压差电压下的负载调节的闭环中的测量结果。它表示在30mV压差和50mV压差的情况下，最大负载电流分别为1.5A(安培)和2.2A。图12D示出了绘图1240，其示出了当功率FET 105以恒定电流模式操作时具有负载电流的几乎线性变化的“线性代码”，其中在1.1V输入处的0.5V至1.0V输出中每支路具有接近4mA的电流。
图13展示了根据本公开的一些实施例的数字LDO调节器的布局平面布置图(floorplan)1300。布局1300展示了相对区域1301(V2I转换器400的电阻器或电流DAC 401/301a)、1302(DLC 102)、1303、功率门阵列1305/105、负载电容器1307。在该示例中，功率FET有源区域是0.068mm2，并且控制器面积0.036mm2。
图14展示了根据本公开的一些实施例的示出图1的LDO相对于现有技术LDO(PA1、PA2、PA3、以及PA4)的性能的表格1400。在该示例中，调节器能够在输出在0.5V至1.12V之间变化且大于22倍负载电流范围(0.1A至2.2A)且负载调节小于0.006mV/ma的情况下，在宽的衰减范围内工作。针对基于振荡器的ADC实现的转换延迟减小，可实现快速响应。这种新颖的非线性控制逻辑在负载瞬变期间对线性控制进行了补偿，以防止大的下垂并发起平稳和速度恢复。
图15根据一些实施例展示了具有TDC的智能设备或计算机系统或SoC(片上系统)。应指出的是，图15的具有与任何其他图的元件相同的附图标号(或名称)的那些元件可以采用与所描述的方式类似的任何方式操作或运行，但不限于这样的方式。
图15展示了可以使用平整表面接口连接器的移动装置的实施例的框图。在一些实施例中，计算设备2100表示移动计算设备(诸如计算平板电脑、移动电话或智能电话、支持无线的电子阅读器或其他无线移动设备)。应理解的是，总体上示出了某些组件，在计算设备2100中没有示出这个设备的全部组件。
为了实施例的目的，此处描述的各个电路和逻辑块中的晶体管是金属氧化物半导体(MOS)晶体管及其衍生物，其中MOS晶体管包括漏极、源极、栅极和升压端子。所述晶体管和/或MOS晶体管衍生物还包括三栅极和鳍式FET(FinFET)晶体管、环栅圆柱形晶体管(Gate All Around Cylindrical Transistors)、隧道FET(TFET)、方线、或矩形带状晶体管、铁电FET(FeFET)或实现与碳纳米管或自旋电子设备类似的晶体管功能的其他设备。MOSFET对称的源极端子和漏极端子即为完全相同的端子并且在此可互换地使用。另一方面，TFET设备具有非对称的源极端子和漏极端子。本领域的技术人员将理解的是，在不背离本公开的范围的情况下，可以使用其他晶体管(例如，双极结型晶体管—BJT PNP/NPN、BiCMOS、CMOS等)。
本文的任何块可以包括各种实施例的TDC。
在一些实施例中，计算设备2100包括第一处理器2110。本公开的各种实施例还可以包括2170内的网络接口(诸如无线接口)使得系统实施例可以合并到无线设备(例如，蜂窝电话或个人数字助理)中。
在一个实施例中，处理器2110可以包括一个或多个物理设备，诸如微处理器、应用处理器、微控制器、可编程逻辑器件或其他处理装置。由处理器2110执行的处理操作包括操作平台或操作系统的执行，应用和/或设备功能在该操作平台或操作系统上被执行。处理操作包括与同人类用户和/或同其他设备的I/O(输入/输出)相关的操作、与功率管理相关的操作、和/或与将计算设备2100连接至另一设备相关的操作。处理操作还可包括与音频I/O和/或显示I/O相关的操作。
在一个实施例中，计算设备2100包括音频子系统2120，该音频子系统2120表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编解码器)组件。音频功能可以包括扬声器和/或头戴式耳机输出以及话筒输入。用于此类功能的设备可以被集成至计算设备2100中，或被连接至计算设备2100。在一个实施例中，用户通过提供由处理器2110接收并处理的音频命令来与计算设备2100进行交互。
显示子系统2130表示提供视觉和/或触觉显示以供用户与计算设备2100交互的硬件(例如，显示设备)和软件(例如，驱动器)组件。显示子系统2130包括显示接口2132，该显示接口2132包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口2132包括与处理器2110分开的用于执行与显示相关的至少一些处理的逻辑。在一个实施例中，显示子系统2130包括向用户提供输出和输入两者的触摸屏(或触摸板)设备。
I/O控制器2140表示与同用户的交互相关的硬件设备和软件组件。I/O控制器2140可操作以管理作为音频子系统2120和/或显示子系统2130的部分的硬件。另外，I/O控制器2140图示出用于附加设备的连接点，该附加设备连接至计算设备2100，用户可通过该计算设备2100与系统进行交互。例如，可被附连至计算设备2100的设备可包括话筒设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或小键盘设备、或用于与特定应用一起使用的其他I/O设备(诸如，读卡器或其他设备)。
如以上所提到，I/O控制器2140可以与音频子系统2120和/或显示子系统2130进行交互。例如，通过话筒或其他音频设备的输入可以提供用于计算设备2100的一个或多个应用或功能的输入或命令。另外，音频输出可被提供作为显示输出的替代或附加。在另一示例中，如果显示子系统2130包括触摸屏，则显示设备还充当可以至少部分地由I/O控制器2140管理的输入设备。在计算设备2100上还可以存在附加的按钮或开关，以提供由I/O控制器2140管理的I/O功能。
在一个实施例中，I/O控制器2140管理多个设备，诸如，加速度计、相机、光传感器或其他环境传感器、或者可以被包括在计算设备2100中的其他硬件。该输入可以是直接用户交互的部分，以及向系统提供环境输入以影响其操作(诸如，过滤噪声、调整显示器以进行亮度检测、应用相机的闪光灯或其他特征)。
在一个实施例中，计算设备2100包括功率管理2150，该功率管理2150管理电池功率使用、对电池的充电、以及与功率节省操作相关的特征。存储器子系统2160包括用于在计算设备2100中存储信息的存储器设备。存储器可包括非易失性(如果到存储器设备的功率中断，则状态不改变)和/或易失性(如果到存储器设备的功率中断，则状态不确定)存储器设备。存储器子系统2160可存储应用数据、用户数据、音乐、照片、文档或其他数据、以及与计算设备2100的应用和功能的执行相关的系统数据(不论是长期的还是暂时的)。
还提供实施例的要素作为用于存储计算机可执行指令(的机器可读介质(例如，存储器2160)。该机器可读介质(例如，存储器2160)可包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)或适于存储电子指令或计算机可执行指令的其他类型的机器可读介质。例如，本公开的实施例可作为计算机程序(例如，BIOS)来下载，其可通过数据信号的方式经由通信链路(例如，调制解调器或网络连接)从远程计算机(例如，服务器)转移至请求计算机(例如，客户机)。
连接性装置2170包括用于使计算设备2100能够与外部设备通信的硬件设备(例如，无线和/或有线连接器和通信硬件)和软件组件(例如，驱动器、协议栈)。计算设备2100可以是诸如其他计算设备、无线接入点或基站之类的分开的设备，以及诸如头戴式设备、打印机之类的外围设备或其他设备。
连接性装置2170可以包括多种不同类型的连接性装置。为了概述，图示出计算设备2100具有蜂窝连接性装置2172和无线连接性装置2174。蜂窝连接性装置2172一般是指由无线载波提供的蜂窝网络连接性装置，诸如经由GSM(全球移动通信系统)或其变型或衍生类型、CDMA(码分多址)或其变型或衍生类型、TDM(时分复用)或其变型或衍生类型、或者其他蜂窝服务标准提供。无线连接性装置(或无线接口)2174是指不是蜂窝式的无线连接性装置，并且可以包括个域网(诸如，蓝牙、近场等)、局域网(诸如，Wi-Fi)和/或广域网(诸如，WiMax)或其他无线通信。
外围连接2180包括用于进行外围连接的硬件接口和连接器以及软件组件(例如，驱动器、协议栈)。将会理解，计算设备2100既可以是连接至其他计算设备的外围设备("去往"2182)，也可具有连接至该计算设备1600的外围设备("来自"2184)。计算设备2100通常具有"对接"连接器以连接到其他计算设备，以用于诸如管理(例如，下载和/或上载、改变、同步)计算设备2100上的内容之类的目的。另外，对接连接器可以允许计算设备2100连接至某些外围设备，这些外围设备允许计算设备2100控制例如对视听或其他系统的内容输出。
除了专用对接连接器或其他专用连接硬件之外，计算设备2100还可经由常见的或基于标准的连接器来建立外围连接1680。常见类型可以包括通用串行总线(USB)连接器(其可以包括数种不同硬件接口中的任何一种)、包括MiniDisplayPort(微型显示端口)(MDP)的DisplayPort(显示端口)、高清晰度多媒体接口(HDMI)、火线或其他类型。
说明书中对“实施例”、“一个实施例”、“一些实施例”、或“其他实施例”等的引用意味着结合这些实施例所描述的特定特征、结构或特性被包括在至少一些实施例中，但不一定包括在所有实施例中。“实施例”、“一个实施例”或“一些实施例”的各种出现不一定都指相同实施例。如果说明书陈述“可能”、“可以”或“能够”包括组件、特征、结构或特性，则不一定必须包括该特定组件、特征、结构或特性。如果说明书或权利要求书引用“一(a或an)”要素，则并不意味着只有一个该要素。如果说明书或权利要求书引用“附加”要素，则不排除存在多于一个的该附加要素。
此外，可在一个或多个实施例中以任何合适的方式组合特定特征、结构、功能或特性。例如，在与第一实施例和第二实施例相关联的特定特征、结构、功能或特性不相互排斥的任何情况下都可将第一实施例与第二实施例组合。
尽管结合本公开的特定实施例描述了本公开，但根据前面的描述，此类实施例的许多替代方案、修改和变型对本领域普通技术人员来说将是显而易见的。本公开的实施例旨在涵盖落入所附权利要求书的宽泛范围之内的所有这些替代方案、修改和变型。
此外，为了说明和讨论简单起见并且为了不使本公开模糊，在所呈现的附图内可以或可以不示出公知的到集成电路(IC)芯片和其他组件的功率/接地连接。此外，为了避免使本公开模糊，并且还考虑到关于此类框图布置的实现方式的细节很大程度上取决于将实现本公开的平台的事实，能以框图形式示出布置(即此类细节完全应当在本领域技术人员的认知范围内)。在陈述特定细节(例如，电路)以描述本公开的示例实施例的情况下，对本领域普通技术人员应当显而易见的是，可以在没有这些特定细节或在这些特定细节的变型的情况下实施本公开。说明书因此被视为是说明性的而不是限制性的。
下列示例涉及进一步的实施例。可在一个或多个实施例中的任何地方使用示例中的细节。本文中所描述的装置的所有任选特征也可相对于方法或过程来实现。
在示例1中，提供了一种设备，包括：第一时钟线，用于提供第一时钟；第二时钟线，用于提供第二时钟；延迟线，该延迟线具有多个延迟单元，其中延迟线耦合到第一时钟线和第二时钟线，并且其中第一时钟用于对第二时钟进行采样；以及电路，该电路耦合到延迟线，其中电路用于确定来自多个延迟单元的输出的第一边沿转变。
提供示例2，其包括示例1的特征，其中第一时钟具有比高于第二时钟的频率高的频率。
提供示例3，其包括示例1的特征，其中所述多个延迟单元中的至少一个延迟单元包括第一时序电路和第二时序电路，并且其中第一时序电路用于在其时钟输入处接收第一时钟而第二时序电路用于在其时钟输入处接收第一时钟的反相。
提供示例4，其包括示例3的特征，其中，一个延迟单元包括耦合到第二时钟线的缓冲器，并且其中缓冲器的输出耦合到第一时序电路和第二时序电路的数据输入。
提供示例5，其包括示例1的特征，其中，电路包括耦合到多个延迟单元和第一时钟线的多个采样器，并且其中多个延迟单元的输出由采样器进行采样。
提供示例6，其包括示例5的特征，其中多个采样器耦合到多个延迟单元，使得第一延迟单元的输出耦合到最后采样器的输入。
提供示例7，其包括示例5的特征，其中，所述电路包括：第一组组合电路，用于接收所述多个采样器的输出；第二组组合电路，用于接收多个采样器的互补输出，其中第一组组合电路用于确定与第二时钟相关的上升沿开始指针和上升沿下降指针，并且其中第二组组合电路用于确定与第二时钟相关联的上升沿开始指针和上升沿下降指针。
提供示例8，其包括示例7的特征，其中，该电路包括：第一多路复用器电路，用于接收上升沿开始指针和下降沿开始指针，其中，第一多路复用器电路用于生成第一输出，该第一输出用于指示最终边沿开始指针；并且第二多路复用器电路，用于接收上升沿结束指针和下降沿结束指针，其中第二多路复用器电路用于生成第二输出，该第二输出用于指示最终边沿结束指针，并且其中第一多路复用器电路和第二多路复用器电路可由选择线控制。
提供示例9，其包括示例8的特征，其中，选择线用于根据上升沿开始指针是否早于下降沿开始指针到达来提供逻辑电平。
提供示例10，其包括示例8的特征，其中该设备包括比较电路，该比较电路用于确定最终边沿结束指针和最终边沿开始指针之间的差异，其中该比较电路用于生成输出，该输出是指示最终边沿结束指针和最终边沿开始指针之间的时间距离的总线。
提供实施例11，其包括实施例5的特征，其中第一组组合逻辑电路包括：冒泡校正电路，用于接收多个采样器的输出；第一与(AND)电路，该第一与电路耦合到冒泡校正电路，其中第一与电路用于对冒泡校正电路的输出执行与逻辑运算；第二与电路，该第二与电路耦合到第一与电路；第一2补码电路，该第一2补码电路耦合到第一与电路，其中第二与电路，用于对第一与电路的输出和第一2补码电路的输出执行与逻辑操作；一组反相器，该组反相器耦合到第二与电路；第三与电路，该第三与电路耦合到该组反相器和第一与电路，其中该第三与电路用于对该组反相器的输出和第一与电路的输出执行与逻辑操作；以及第一独热至二进制(1-hot-to-binary)反相器，该第一独热至二进制反相器耦合到第二与电路，其中第一独热至二进制反相器用于接收第二与电路的输出以及用于生成上升沿开始指针。
提供示例12，其包括示例11的特征，其中第一组组合电路包括：耦合到第三与电路的第二2补码电路；第四与电路，该第四与电路耦合到第二2补码电路和第三与电路，其中第四与逻辑用于对第三与电路的输出和第二2补码电路的输出执行与逻辑操作；以及第二独热至二进制转换器电路，该第二独热至二进制转换器电路耦合到第四与电路的输出，其中第二独热至二进制转换器用于接收第四与电路的输出，并用于生成上升沿结束指针。
示例13是一种设备，包括：电压到电流转换器，耦合到参考电压线和反馈电压线；第一振荡器，耦合到电压至电流转换器的第一输出；第二振荡器，耦合到电压至电流转换器的第二输出；第一时间至数字转换器(TDC)，耦合到第一振荡器的输出；第二TDC，耦合到第二振荡器的输出；以及耦合到第一TDC和第二TDC的输出的减法电路，其中第一TDC和第二TDC中的每一个包括：第一时钟线，用于提供第一时钟；第二时钟线，用于提供第二个时钟；延迟线，该延迟线具有多个延迟单元，其中延迟线被耦合到第一时钟线和第二时钟线，其中第一时钟用于对第二时钟进行采样；以及电路，该电路耦合到延迟线，其中电路用于确定来自多个延迟单元的输出的第一边沿转变。
示例14包括示例12的特征，其包括：数字滤波器，该数字滤波器耦合到减法电路的输出。
示例15包括示例14的特征，其中，所述设备包括一个或多个功率晶体管，所述一个或多个功率晶体管耦合到输入电源节点和输出电源节点，其中，所述一个或多个功率晶体管的栅极端子是可由数字滤波器的输出控制的。
示例16包括示例15的特征，其中该设备包括：分压器，该分压器耦合到输出电源节点和反馈电压线。
实施例17是一种系统，该系统包括：存储器；处理器，耦合到存储器，其中处理器包括时间至数字转换器(TDC)，该时间至数字转换器(TDC)包括：第一时钟线，用于提供第一时钟；第二时钟线，用于提供第二时钟；延迟线，该延迟线具有多个延迟单元，其中该延迟线被耦合到第一时钟线和第二时钟线，其中第一时钟用于对第二时钟进行采样；以及电路，该电路耦合到延迟线，其中该电路用于确定来自多个延迟单元的输出的第一边沿转变；以及允许处理器与另一设备通信的无线接口。
示例18包括示例17的所有特征，其中处理器包括数字低压差(LDO)调节器，该数字低压差(LDO)调节器包括TDC。
示例19包括示例17的所有特征，其中处理器包括模数转换器(ADC)，该模数转换器(ADC)包括TDC。
示例20包括示例17的所有特征，其中该系统包括通信地耦合到处理器的显示器。
示例21包括示例17的所有特征，其中处理器包括根据示例2至12中任一项的设备。
示例22是一种系统，包括：存储器；处理器，耦合到存储器，处理器包括根据示例13到示例16中任一项的设备；以及无线接口，用于允许处理器与另一设备通信。
在示例23是一种设备，该设备包括：第一时钟线，用于提供第一时钟；第二时钟线，用于提供第二时钟；延迟线，该延迟线具有多个延迟单元，其中延迟线耦合到第一时钟线和第二时钟线，并且其中第一时钟用于对第二时钟进行采样；以及电路，该电路耦合到延迟线，其中电路用于确定来自多个延迟单元的输出的最新边沿转变。
示例24包括示例23的所有特征，其中示例24的设备是根据示例2至示例12中的任何一项。
示例25是一种设备，该设备包括：电压到电流转换器，耦合到参考电压线和反馈电压线；第一振荡器，耦合到电压至电流转换器的第一输出；第二振荡器，耦合到电压至电流转换器的第二输出；第一时间至数字转换器(TDC)，耦合到第一振荡器的输出；第二TDC，耦合到第二振荡器的输出；以及耦合到第一TDC和第二TDC的输出的减法电路，其中第一TDC和第二TDC中的每一个包括：第一时钟线，用于提供第一时钟；第二时钟线，用于提供第二个时钟；延迟线，该延迟线具有多个延迟单元，其中延迟线被耦合到第一时钟线和第二时钟线，其中第一时钟用于对第二时钟进行采样；以及电路，该电路耦合到延迟线，其中电路用于确定来自多个延迟单元的输出的最新边沿转变。
示例26包括示例25的所有特征，其中该设备是根据示例13至示例16中的任何一项。
示例27是一种方法，该方法包括：提供第一时钟；提供第二个时钟；接收多个采样器的输出；接收多个采样器的互补输出；确定与第二时钟相关联的上升沿开始指针和上升沿下降指针，并确定与第二时钟相关联的上升沿开始指针和上升沿下降指针。
示例28包括示例27的所有特征，其中该方法包括：接收上升沿开始指针和下降沿开始指针；生成第一输出，该第一输出用于指示最终边沿开始指针；接收上升沿结束指针和下降沿结束指针；并生成第二输出，该第二输出用于指示最终边沿结束指针。
示例29包括示例28的所有特征，其中该方法包括根据上升沿开始指针是否早于下降沿开始指针到达来提供逻辑电平。
示例30包括示例29的所有特征，其中该方法包括：确定最终边沿结束指针和最终边沿开始指针之间的差值；并生成输出，该输出是指示最终边沿结束指针和最终边沿开始指针之间的时间距离的总线。
示例31是一种设备，该设备包括：用于提供第一时钟的装置；用于提供第二个时钟的装置；用于接收多个采样器的输出的装置；用于接收多个采样器的互补输出的装置；用于确定与第二时钟相关联的上升沿开始指针和上升沿下降指针的装置，以及用于确定与第二时钟相关联的上升沿开始指针和上升沿下降指针的装置。
示例32包括示例31的所有特征，其中该设备包括用于：接收上升沿开始指针和下降沿开始指针的装置；用于生成第一输出的装置，该第一输出用于指示最终边沿开始指针；用于接收上升沿结束指针和下降沿结束指针的装置；并用于生成第二输出的装置，该第二输出用于指示最终边沿结束指针。
示例33包括示例32的所有特征，其中该设备包括：用于根据上升沿开始指针是否早于下降沿开始指针到达来提供逻辑电平的装置。
示例34包括示例33的所有特征，其中该设备包括：用于确定最终边沿结束指针和最终边沿开始指针之间的差异的装置；以及用于生成输出的装置，该输出是指示最终边沿结束指针和最终边沿开始指针之间的时间距离的总线。
提供了将允许读者弄清本技术公开的本质和主旨的摘要。应当理解，摘要将不用来限制权利要求的范围或含义。所附的权利要求由此被结合到具体实施方式中，每一项权利要求本身作为单独的实施例。
技术特征：
1.一种设备，包括：
第一时钟线，用于提供第一时钟；
第二时钟线，用于提供第二时钟；
延迟线，具有多个延迟单元，其中所述延迟线耦合到所述第一时钟线和所述第二时钟线，并且其中所述第一时钟用于对所述第二时钟进行采样；以及
电路，所述电路耦合到所述延迟线，其中所述电路用于确定来自所述多个延迟单元的输出的第一边沿转变。
2.如权利要求1所述的设备，其特征在于，所述第一时钟具有比所述第二时钟的频率高的频率。
3.如权利要求1所述的设备，其特征在于，所述多个延迟单元中的至少一个延迟单元包括第一时序电路和第二时序电路，并且其中所述第一时序电路用于在其时钟输入处接收所述第一时钟而所述第二时序电路用于在其时钟输入处接收所述第一时钟的反相。
4.如权利要求3所述的设备，其特征在于，所述一个延迟单元包括耦合到所述第二时钟线的缓冲器，并且其中所述缓冲器的输出耦合到所述第一时序电路和所述第二时序电路的数据输入。
5.如权利要求1所述的设备，其特征在于，所述电路包括耦合到所述多个延迟单元和所述第一时钟线的多个采样器，并且其中所述多个延迟单元的输出由所述采样器进行采样。
6.如权利要求5所述的设备，其特征在于，所述多个采样器耦合到多个延迟单元，使得第一延迟单元的输出耦合到最后采样器的输入。
7.如权利要求5所述的设备，其中，所述电路系统包括：
第一组组合电路，用于接收所述多个采样器的输出；以及
第二组组合电路，用于接收所述多个采样器的互补输出，
其中所述第一组组合电路用于确定与所述第二时钟相关联的上升沿开始指针和上升沿下降指针，以及
其中所述第二组组合电路用于确定与所述第二时钟相关联的上升沿开始指针和上升沿下降指针。
8.如权利要求7所述的设备，其中，所述电路系统包括：
第一多路复用器电路，用于接收所述上升沿开始指针和下降沿开始指针，其中所述第一多路复用器电路用于生成第一输出，所述第一输出用于指示最终边沿开始指针；以及
第二多路复用器电路，用于接收所述上升沿结束指针和下降沿结束指针，其中所述第二多路复用器电路用于生成第二输出，所述第二输出用于指示最终边沿结束指针，并且其中所述第一多路复用器电路和所述第二多路复用器电路能由选择线控制。
9.如权利要求8所述的设备，其特征在于，所述选择线用于根据所述上升沿开始指针是否早于所述下降沿开始指针到达来提供逻辑电平。
10.如权利要求8所述的设备，包括：比较电路，所述比较电路用于确定所述最终边沿结束指针和最终边沿开始指针之间的差异，其中所述比较电路用于生成输出，所述输出是指示所述最终边沿结束指针和所述最终边沿开始指针之间的时间距离的总线。
11.如权利要求5所述的设备，其特征在于，所述第一组组合逻辑电路包括：
冒泡校正电路，用于接收所述多个采样器的输出；
第一与电路，所述第一与电路耦合到所述冒泡校正电路，其中所述第一与电路用于对所述冒泡校正电路的输出执行与逻辑运算；
第二与AND电路，所述第二与AND电路耦合到所述第一与电路；
第一2补码电路，所述第一2补码电路耦合到所述第一与电路，其中所述第二与电路，用于对所述第一与电路的输出和所述第一2补码电路的输出执行与逻辑操作；
一组反相器，所述一组反相器耦合到所述第二与电路；
第三与电路，所述第三与电路耦合到所述一组反相器和所述第一与电路，其中所述第三与电路用于对所述一组反相器的输出和所述第一与电路的输出执行与逻辑操作；
第一独热至二进制反相器，所述第一独热至二进制反相器耦合到所述第二与电路，其中所述第一独热至二进制反相器用于接收所述第二与电路的输出以及用于生成所述上升沿开始指针。
12.如权利要求11所述的设备，其特征在于，所述第一组组合电路包括：
第二2补码电路，所述第二2补码电路耦合到所述第三与电路；
第四与电路，所述第四与电路耦合到所述第二2补码电路和所述第三与电路，其中所述第四与电路用于对所述第三与电路的输出和所述第二2补码电路的输出执行与逻辑操作；以及
第二独热至二进制转换器，所述第二独热至二进制转换器耦合到所述第四与电路，其中所述第二独热至二进制转换器用于接收所述第四与电路的输出以及用于生成所述上升沿结束指针。
13.一种设备，包括：
电压至电流转换器，所述电压至电流转换器耦合到参考电压线和反馈电压线，
第一振荡器，所述第一振荡器耦合到所述电压至电流转换器的第一输出；
第二振荡器，所述第二振荡器耦合到所述电压至电流转换器的第二输出；
第一时间至数字转换器TDC，所述第一时间至数字转换器TDC耦合到所述第一振荡器的输出；
第二TDC，所述第二时间至数字转换器TDC耦合到所述第二振荡器的输出；以及
减法电路，所述减法电路耦合到所述第一时间至数字转换器TDC和所述第二时间至数字转换器TDC的输出，其中所述第一时间至数字转换器TDC和所述第二时间至数字转换器TDC中的每一个包括：
第一时钟线，用于提供第一时钟；
第二时钟线，用于提供第二时钟；
延迟线，所述延迟线具有多个延迟单元，其中所述延迟线耦合到所述第一时钟线和所述第二时钟线，其中所述第一时钟用于对所述第二时钟进行采样；以及
电路，所述电路耦合到所述延迟线，其中所述电路用于确定来自所述多个延迟单元的输出的第一边沿转变。
14.如权利要求13所述的设备，包括：数字滤波器，所述数字滤波器耦合到所述减法电路的输出。
15.如权利要求14所述的设备，包括一个或多个功率晶体管，所述一个或多个功率晶体管耦合到输入电源节点和输出电源节点，其中，所述一个或多个功率晶体管的栅极端子是能由所述数字滤波器的输出控制。
16.如权利要求15所述的设备，包括：分压器，所述分压器耦合到所述输出电源节点和所述反馈电压线。
17.一种系统，包括：
存储器；
处理器，所述处理器耦合到所述存储器，其中所述处理器包括时间至数字转换器TDC，所述时间至数字转换器TDC包括：
第一时钟线，用于提供第一时钟；
第二时钟线，用于提供第二时钟；
延迟线，所述延迟线具有多个延迟单元，其中所述延迟线耦合到所述第一时钟线和所述第二时钟线，其中所述第一时钟用于对所述第二时钟进行采样；以及
电路，所述电路耦合到所述延迟线，其中所述电路用于确定来自所述多个延迟单元的输出的第一边沿转变；以及
无线接口，所述无线接口允许所述处理器与其他设备通信。
18.如权利要求17所述的系统，其中所述处理器包括数字低压差LDO调节器，所述数字低压差LDO调节器包括所述时间至数字转换器TDC。
19.如权利要求17所述的系统，其特征在于，所述处理器包括数字至模拟转换器ADC，所述数字至模拟转换器ADC包括所述时间至数字转换器TDC。
20.如权利要求17所述的系统，包括显示器，所述显示器通信地耦合到所述处理器。
21.如权利要求17所述的系统，其中所述处理器包括根据权利要求2至12中任一项所述的设备。
22.一种系统，包括：
存储器；
处理器，所述处理器耦合到所述存储器，所述处理器包括根据权利要求13至16中任一项所述的设备；以及
无线接口，所述无线接口允许所述处理器与其他设备通信。
23.一种设备，包括：
第一时钟线，用于提供第一时钟；
第二时钟线，用于提供第二时钟；
延迟线，具有多个延迟单元，其中所述延迟线耦合到所述第一时钟线和所述第二时钟线，并且其中所述第一时钟用于对所述第二时钟进行采样；以及
电路，所述电路耦合到所述延迟线，其中所述电路用于确定来自所述多个延迟单元的输出的最新边沿转变。
24.根据权利要求2到12中任一项所述的权利要求23所述的设备。
25.一种设备，包括：
电压至电流转换器，所述电压至电流转换器耦合到参考电压线和反馈电压线，
第一振荡器，所述第一振荡器耦合到电压至电流转换器的第一输出；
第二振荡器，所述第二振荡器耦合到电压至电流转换器的第二输出；
第一时间至数字转换器TDC，所述第一时间至数字转换器TDC耦合到所述第一振荡器的输出；
第二时间至数字转换器TDC，所述第二时间至数字转换器TDC耦合到所述第二振荡器的输出；以及
减法电路，所述减法电路耦合到所述第一时间至数字转换器TDC和所述第二时间至数字转换器TDC的输出，其中所述第一时间至数字转换器TDC和所述第二时间至数字转换器TDC中的每一个包括：
第一时钟线，用于提供第一时钟；
第二时钟线，用于提供第二时钟；
延迟线，所述延迟线具有多个延迟单元，其中所述延迟线耦合到所述第一时钟线和所述第二时钟线，其中所述第一时钟用于对所述第二时钟进行采样；以及
电路，所述电路耦合到所述延迟线，其中所述电路用于确定来自所述多个延迟单元的输出的最新边沿转变。
26.根据权利要求13到16中任一项所述的权利要求25所述的设备。
技术总结
本发明涉及时间至数字转换器。提供了一种设备，包括：第一时钟线，用于提供第一时钟；第二时钟线，用于提供第二时钟；延迟线，该延迟线具有多个延迟单元，其中延迟线耦合到第一时钟线和第二时钟线，并且其中第一时钟用于对第二时钟进行采样；以及电路，该电路耦合到延迟线，其中电路用于确定来自多个延迟单元的输出的最新边沿转变。
技术研发人员：T·玛哈简;D·谢蒂;R·穆图卡鲁潘
受保护的技术使用者：英特尔公司
技术研发日：.02.20
技术公布日：.10.11
