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第 24 卷第 2 期 电 力 科 学 与 工 程 Vol.24, No.2
64 年 3 月 Electric Power Science and Engineering Mar.,
收稿日期：-08-20.
作者简介：赵伟 (1980 －), 男, 华北电力大学电气与电子工程学院硕士研究生.
基于 DSP 的高速数据采集系统设计
赵 伟，鲍 慧，刘云峰
(华北电力大学 电气与电子工程学院，河北 保定 071003)
摘要：介绍了一个基于 DSP 的高速多路同步采集系统，给出了系统的总体设计方案，分析了系统硬件电路
的功能和部分软件的设计思想。该系统方案设计主要围绕数据的高速采集和大容量存储两方面考虑，以突
出方案的优越性，同时为外围设备的扩展探索出一条有效的新途径。
关键词：数据采集；数字信号处理器；复杂可编程逻辑器件
中图分类号：TP274.2 文献标识码：A
0 引 言
随着科学技术的发展，在雷达、通信、电子对
抗、航天测量、图像、多媒体等诸多领域对数据采
集系统提出了更高的要求。如何实现多路并行数据
的高速数据采集，并且使系统具有良好的可扩展
性，是数据采集发展的重要方向。而如何将大量的
数据同步快速地存储，又是数据采集系统亟待解决
的问题
[1]
。
近年来，数字信号处理器(DSP)处理速度的
大幅提高，复杂可编程逻辑器件 (CPLD) 在系统上
的灵活应用以及通用串行总线USB(UniversialSerial
Bus)接口器件功能的日益完善，使得多路数据高速
采集系统实现更容易，大量数据存储更方便。
要实现对较宽频域范围内高频、瞬态信号细节
的精确、实时测量，则要求有较高的采样率和分辨
率，实时信号处理流程就必须具备对大流量采样数
据的快速存取以及快速运算处理能力。就信号处理
而言，DSP 在内核结构和指令系统方面可以提供
高速的不同类型、不同层次、不同定制的算法处理
支持，其运算机制、寻址方式、内部资源非常丰
富，不过由于 DSP 实时运算处理总需一定的周期
的原因，另外在数据处理的同时，DSP 还有一些
诸如数据上传、存取控制及模块间通信等操作要占
用外部资源，则在采样率 30 MHz以上的场合，DSP
并不能直接不丢失地存取高速 A/D 器件的转换数
据，而需要借助于外围的硬件电路协助控制管理数
据采集进程，其中包括数据的预处理、数据缓存、
缓存控制、触发控制等外围硬件。从系统的集成度、
可重构性、可靠性等方面考虑，CPLD 是这类高速
实时数据采集系统外围逻辑构造的较好选择。而配
合适当的数据缓存及触发控制，可以获得实时性和
高采样率的良好结果。所以 DSP 配合 CPLD 结构
的综合性实时处理系统完全能满足数据流的快速存
取、快速运算
