在科技创新论坛会议上，台积电研发负责人、技术研究副总经理黄汉森除了探讨未来半导体工艺延续到0.1 nm的可能之外，还宣布了一个重要消息——台积电已经启动2 nm工艺研发，预计四年后问世。
在台积电目前的工艺规划中，6 nm只是7 nm的一个升级版，明年第一季度试产。5 nm全面导入EUV极紫外光刻，已经开始风险性试产，明年年底之前量产，苹果A14、AMD五代锐龙(Zen 4都有望采纳)，之后还有个增强版的N5P工艺。3 nm有望在试产、量产。在3 nm之后，就要进入2 nm工艺了，实际上台积电今年6月份就宣布研发2 nm工艺了，工厂设置在位于台湾新竹的南方科技园，预计2024年投入生产。
按照台积电给出的指标，2 nm工艺是一个重要节点，Metal Track(金属单元高度)和3 nm一样维持在5x，同时Gate Pitch(晶体管栅极间距)缩小到30 nm，Metal Pitch(金属间距)缩小到20 nm，相比于3 nm都小了23％。
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